Verilog HDL 综合要点[2] - 循环的综合 part1

作者:admin 日期:2010-06-24

1.周期性行为中的循环如果迭代次数在仿真前能由编译器确定(即迭代次数是固定的并且与数据无关)，这种循环被称为是静态的或是独立的。如果循环次数石油运算中的某个变量决定的，则这种循环称做是与数据相关的。

2.原则上说，静态循环能够用repeat，for，while和forever来综合，但是一个特定的厂商可能会选择将静态循环的描述风格限定为对某个特定结构的描述。最实用的循环形式是for循环，那些没有内部定时控制的非静态循环会引发问题，它们不能综合。

3.对于不带内嵌定时控制的静态循环，那么他的计算动作是一个隐式的组合。这种循环可以通过展开，不用存储器且在瞬间完成。

Tags: FPGA FPGA Verilog Verilog

分类:嵌入式技术 | 固定链接 | 评论: 1 | 引用: 0 | 查看次数: 94

Verilog HDL 综合要点[1] - mux结构及条件补全

作者:admin 日期:2010-06-19

1. 如果case语句或者if - else - if语句中的条件语句不是互为唯一的，那么该语句将被综合为优先级结构；如果条件语句唯一，则被综合为mux结构。
//综合为优先级结构
always @(data) begin
casex(data)
8'b1xxx_xxxx : code = 7;

Tags: FPGA FPGA Verilog Verilog

分类:嵌入式技术 | 固定链接 | 评论: 0 | 引用: 0 | 查看次数: 102

时差

作者:admin 日期:2010-06-10

今天早上，手机的闹钟把我叫醒了。一看，哦，5点45分，刚刚好。穿衣服，洗面，准备走人。临行前看到外面有小雨，于是发一短信给文彬兄：外面有雨，不过不是很大。过了两分钟没有回应，再发一条：照走！遂摔门而出。电梯到楼下，看到宿舍楼门开着，心想：怎么今天阿姨这么早就开门了。。。步行到文彬楼下，等了5分钟不见人影。心想：那小子睡过头了？于是想杀上去宿舍。经过宿管值班室门口，不经意间看一下钟：6点50分！不会吧！怎么回事！难道这个宿舍的钟坏了？连忙杀回自己宿舍。途中看了一眼饭堂，门开着。不妙，正常情况下饭堂没有这么早开门的。到自己宿舍楼下一看，真的是6点50分。。。连忙回宿舍看一下手机：6点12分。。。我靠#@#￥！！@￥搞什么国际大飞机！自己给自己加了40分钟的时差？

分类:生活日记 | 固定链接 | 评论: 1 | 引用: 0 | 查看次数: 110